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Titel (englisch)

Pflicht/Wahl

Erklärung

CP

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Turnus

Dauer

Form

Prüfung

Anforderungen

Lernziele

• Verständnis der Funktionsweise und Entwurf von paralleler Datenverarbeitung

• Verständnis von parallelen Programmen und Rechnerarchitekturen

• Klassische Parallelrechner-Architekturen sollen auf Hardware-Ebene abgebildet und skaliert werden können

• Einsatz klassischer Multi-Prozeß-Modelle mit Interprozeß-Kommunikation für die Abbildung und Synthese von Algorithmen auf Hardware

• Verständnins und Anwendung von Kommunikation und Synchronisation in parallelen und verteilten Systemen

• Abbildung von Kommunikation auf Schaltkreise

• Verständins von System-On-Chip (SoC) Lösungen

• High-level Syntheseverfahren auf Programmiersprachenebene als zukunftsfähiges Entwurfswerkzeug für komplexe SoC

• Praktische Anwendung der Vorlesungsinhalte in der Übung (Grundlagen des Entwurfs von nebenläufigen Prozessen und Datenverarbeitung sowie Kommunikation mit Simulator CPV und Multi-Agenten Simulator SeSaM

Lerninhalte

• Multiprozeß-Modelle (Multi-Threading) bei generischen Prozessoren und Skalierung auf anwendungsspezifische Logiksysteme

• Multiprozeß-Architekturen (Parallel-Rechner) mit generischen Prozessoren und Skalierung auf RTL und anwendungsspezifische Logiksysteme

• Interprozeß-Kommunikation {Mutex, Semaphore, Event, Queue, Barrier, Channel} in Software und Abbildung auf RTL und Hardware-Ebene

• Parallele Algorithmen in Soft- und Hardware

• Parallel-Architekturen in Hardware: RTL, SoC und FPGAs

• Netzwerkstrukturen und Topologien, adapdiert für SoC-Entwürfe

• Logik- und algorithmische Highlevel-Synthese-Verfahren

• Pipeline-Architekturen in funktionalen und reaktiven Systemen

Quellen

• Stefan Bosse: Hardware-Entwurf von parallelen Systemen, Logik- & High-Level-Synthese, Skript, 2. Auflage (2013)

• David C. Ku & Giovanni De Micheli: High Level Synthesis Under Timing and Synchronization Constraints, Kluwer, (1992)

Sprache

Bemerkung

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