Methoden zur Validierung von Entwürfen unterscheiden und bewerten können
Methoden und Algorithmen zur formalen Verifikation von Entwürfen verstehen und an Beispielen erläutern können
Probleme der Qualitätssicherung beim Systementwurf analysieren können
Aufgaben und Beispiele in den wöchentlichen Tutorien eigenständig präsentieren können
Lerninhalte
Entwurfsablauf
Hardware-Beschreibung durch VHDL
Verifikation
Formale Methoden
Graphenbasierte Funktionsdarstellung
Äquivalenzvergleich
Modellprüfung
Aus der Übersicht lässt sich erkennen, dass ein überwiegender Teil der Vorlesung theoretisch/methodische Grundlagen behandelt. Insbesondere werden folgende theoretisch/methodischen Grundlagen im Zusammenhang dieser Inhalte behandelt:
Boolesche Funktionen und Boolesche Algebra
Datenstrukturen zur effizienten Repräsentation Boolescher Funktionen
effiziente Algorithmen zur Manipulation Boolescher Funktionen
Überführung von Systemen in automatentheoretische Modelle
Temporallogiken zur Beschreibung von Eigenschaften für die Modellprüfung
Erreichbarkeitsanalyse und Fixpunktiterationen in großen Zustandsräumen
Komplexitätstheoretische Betrachtung der Algorithmen
Prüfungsformen
i.d.R. Bearbeitung von Übungsaufgaben und Fachgespräch oder mündliche Prüfung
Dokumente (Skripte, Programme, Literatur, usw.)
G. Hachtel, F. Somenzi, Logic Synthesis and Verification Algorithms, Kluwer Academic Publishers, 1996
K.L. McMillan: Symbolic Model Checking, Kluwer Academic Publishers, 1993